使用卡诺图和真值表实现状态机电路设计Verilog代码ISE仿真

名称：使用卡诺图和真值表实现状态机电路设计Verilog代码ISE仿真

软件：ISE

语言：Verilog

代码功能：使用卡诺图和真值表实现状态机电路

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1.要求

输入变量（斜线上方）和输出值（斜线下方）

2.状态分析

设A=00,B=01,C=10,D=11对状态图进行化简，如下图

蕴含表法化简状态图，如下：

根据蕴含表可知，该状态图已是最简。下一步列出状态图对应的真值表（truth table）

3.真值表（truth table）如下图

4.根据真值表列出卡诺图（K-map）

5.得到y1，y0，z对应的最简逻辑表达式，根据表达式设计电路

6.ISE工程文件

7.电路图设计

8.电路综合

9.Testbench

10 仿真图

部分代码展示:

// Verilog test fixture created from schematic F:ISE_programstate_machinestate_machine_ifstate_machine_sch.sch - Tue Dec 11 22:04:40 2018
`timescale 1ns / 1ps
module state_machine_sch_state_machine_sch_sch_tb();
// Inputs
   reg X;
   reg cp;
// Output
   wire y1;
   wire y0;
   wire z;
// Bidirs
// Instantiate the UUT
   state_machine_sch UUT (
.X(X), 
.y1(y1), 
.y0(y0), 
.z(z), 
.cp(cp)
   );
// Initialize Inputs
   `ifdef auto_init
       initial begin
X = 0;
cp = 0;
   `endif

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