35进制计数器设计Verilog代码Quartus仿真

名称：35进制计数器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

35进制计数器设计

1、设计35进制计数器，计数0~34；

2、具有同步置数功能，同步清零；

3、数码管显示计数值。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真图

部分代码展示:

module count35(load,clk_50,reset,data,wei_ma,duan_ma);
input[7:0] data;
input load,clk_50,reset;
output[7:0] wei_ma,duan_ma; 
reg clk;
reg[28:0] x;
reg[7:0] wei_ma;
reg[7:0] duan_ma,duan_xuan;
reg[7:0] cout;
 reg[7:0] qout;
always @ (posedge clk)    //上升沿时刻计数
begin
  if(reset) begin qout<=0;end      //同步清零
  else if(load) qout<=data;       //同步置数
  else 
   begin
      if (qout[3:0]==5)    
      begin
     if(qout[7:4]==3) qout<=0;
     else qout[3:0]<=qout[3:0]+1;
  end
  if(qout[3:0]==9)
  begin

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=945