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串扰分析

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  • 上下层高速线参考同一个地平面，串扰应该很大吧？
    高速信号设计中的串扰问题探讨：通过仿真验证，即使两层高速走线共用同一参考层且投影重叠，只要没有磁场交集，串扰几乎可以忽略不计。
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    07/28 08:47
    高速信号 串扰
  • 时序约束：false_path 与 clock_group 三大参数区别
    在数字后端STA与时序签核、串扰SI分析中，set_clock_group -asynchronous/logically_exclusive/physically_exclusive 与 set_false_path 是极易混淆的时序约束，四类指令看似都能切断跨时钟路径的Setup/Hold时序检查，但在时钟定义、时序计算、串扰Delta Delay、噪声Noise、攻击线筛选上规则截然不同，也是点点taptap安卓时序笔试与项目落地高频考点。区分核心在于：前三者从时钟域全局属性定义时钟共存关系，false_path从单条路径粒度屏蔽时序，二者对SI串扰的生效范围差异是项目时序收敛的关键。
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    高速信号TX/RX分层布线的目的是为了减小反向信号之间的串扰。合理的布线层面规划和使用背钻工艺能显著降低串扰。具体步骤包括：BGA外圈信号走线靠近布局面，内圈走线远离布局面，并在外圈过孔采用盲孔来减少串扰。此外，适当增加Z轴间距也能改善串扰情况。
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    高速信号 过孔
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    文章讨论了如何有效降低高速信号过孔间的串扰问题，并提出了一种新颖的解决方案——通过旋转过孔位置来改善串扰效果。实验结果显示，适当的角度旋转可以显著提高串扰性能，尤其是在90度旋转时，串扰几乎降至最低值。这表明旋转策略能有效克服传统拉开距离法的局限，为高速信号设计提供了新的思路。
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    2025/11/21
    高速信号 过孔
  • EXCUSE ME，表层的AC耦合电容和内层的高速线会有串扰？
    高速设计中的AC耦合电容与高速走线的串扰问题及其解决方案。通过挖空电容下方的参考层降低阻抗，并评估不同垂直距离下的串扰变化，考虑实际加工误差影响，以优化设计方案。
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    2025/11/11
    串扰 耦合电容
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